PCB抄板技术是电子行业里一项比较顶尖的技术，从事PCB抄板工作者也越来越多，你想成为一名PCB抄板高级工程师吗？那么就开始照下面的努力吧！

 1．能力要求：

1）掌握各种常见PCB设计软件之间的文档转换，转出文档基本可用于修改；

2）熟悉高速和模拟PCB设计中的所有要求，所设计或指导他人设计板子80%以上不存在相关问题；

3）具备丰富的可制造性方面知识并用于实践和指导工作，所设计或指导他人设计板子90%以上可用于直接量产；

4）熟练高速规则控制下的高密度布局、布线，并且所布模块或板子在稳定可靠的同时能做到80%以上非常具有美感；

 5）非常富有创新性，能经常提出各种对提高PCB设计工作效率、PCB设计质量、系统中PCB结构分配等有建设性的提议。

2．工作内容：

1）参与系统设计中与PCB相关部分的分析、规划和仿真；

2）组织和进行PCB设计培训；

3）对所有更低级PCB工程师的工作指导和布线规则提供；

4）定相关的开发、调试日志；

5)SI仿真模型搜索、建立和规档；

6)整板和系统SI、PI、EMC仿真，PCB可制造性能评价，有问题PCB原因分析并提出有效的

解决方案；

7)必要时兼任任意更低级PCB工程师的工作。

3.工作职责：

1)对所有自己的工作负责；

2)对所有对他人的指导工作负责。

当然这上面的仅供参考！祝各位早日成为一名高级PCB抄板工程师---

　奥宝科技正与意大利控股公司Fin.Pro S.p.A积极协商出售其欧美电子装配事业部，包括奥宝科技自动光学检测（AOI）与相关工艺控制解决方案的研发、生产、销售与服务。Fin.Pro S.p.A的旗下拥有Prodelec S.p.A.、Prodelectronic,s.a.r.l、Neutec Electronic A.G和Prodelec北非几家子公司。Prodelec北非是奥宝科技在欧洲印刷电路板市场的长期商业合作伙伴。
　奥宝科技首席执行官Rani Cohen就公司2008年第三季度结果新闻稿中的信息发表评论表示，有关剥离装配PCB市场活动的决定，是奥宝科技重组战略计划和重整旗鼓以有效应对当前经济危机和保证未来增长所采取的诸多策略之一。希望将来缔结一项有关出售该事业部的成功协议，从而最小化我们当前客户群受到的干扰，同时为我们客户将来继续获得最佳解决方案和专业服务提供保证。

　　在原理图设计阶段，由于缺乏有效的分析方法和仿真工具，要求对信号在实际pcb上的传输特性做出预分析，原理图的设计一般只能参考元器件数据手册或者过去的设计经验来进行。而对于—个新的设计项目而言，可能很难根据具体情况对元器件参数、电路拓扑结构、网络端接等做出正确的选择。

　　在pcb版图设计时，同样缺乏有效的手段对叠层规划、元器件布局、布线等所产生的影响做出实时分析和评估，那么版图设计的好坏通常依赖于设计者的经验。

在传统的pcb设计过程中，pcb的性能只有在制作完成后才能评定。如果不能满足性能要求，就需要经过多次的检测，尤其是对有问题的很难量化的原理图设计和版图设计中的参数需要反复多次。在系统复杂程度越来越高、设计周期要求越来越短的情况下，需要改进pcb的设计方法和流程，以适应现代高速系统设计的需要。

更多PCB设计资料：http://www.pcbvs.com

　1、如何选择PCB板材？

　　选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损(dielectric loss)会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介 质损在所设计的频率是否合用。
　　2、如何避免高频干扰？

　　避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰  (Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces 在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。

　　3、在高速设计中，如何解决信号的完整性问题？
信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗  (output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。

　　4、差分布线方式是如何实现的？

　　差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者 side-by-side实现的方式较多。

　　5、对于只有一个输出端的时钟信号线，如何实现差分布线？

　　要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时 钟信号是无法使用差分布线的。

　　 6、接收端差分线对之间可否加一匹配电阻？

　　接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号品质会好些。

　　7、为何差分对的布线要靠近且平行？
对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分 阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性 (signal integrity)及时间延迟(timing delay)。

　　8、如何处理实际布线中的一些理论冲突的问题

　　1. 基本上, 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。

　　2. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规 范, 而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。 而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将 晶振和芯片的距离进可能靠近。

　　3. 确实高速布线与EMI的要求有很多冲突。 但基本原则是因EMI所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范。 所以, 最好先用安排走线和PCB叠层的技 巧来解决或减少EMI的问题, 如高速信号走内层。最后才用电阻电容或ferrite bead的方式, 以降低对信号的伤害。

　　9、如何解决高速信号的手工布线和自动布线之间的矛盾？

　　现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。 各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。 例如, 是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式, 能否控制差分对的走线间距等。 这会影响到自动布线出来的走线方式是否能符合设计者的想法。 另外, 手动调整布线的难易也与绕线 引擎的能力有绝对的关系。 例如, 走线的推挤能力, 过孔的推挤能力, 甚至走线对敷铜的推挤能力等等。 所以, 选择一个绕线引擎能力强的布线器, 才是解决之道。

　10、关于test coupon。

　　test coupon是用来以TDR (Time Domain Reflectometer) 测量所生产的PCB板的特性阻抗是 否满足设计需求。 一般要控制的阻抗有单根线和差分对两种情况。 所以， test coupon上的走线线宽和线距(有差分对时)要与所要控制的线一样。 最重要的是测量时接地点的位  置。 为了减少接地引线( ground lead)的电感值， TDR探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)， 所以， test coupon上量测信号的点跟接地点的距离和方式 要符合所用的探棒。

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